随着摩尔定律逐渐逼近物理极限，芯片制程微缩效益有限，业界正寻求新的破口，而先进封装（Advanced Packaging）成为近年最受瞩目的技术之一。 随着台积电的CoWoS产能逐渐供不应求，陆续出现CoPos、CoWoP等新技术，但这两个技术和CoWoS差在哪里？ 何时开始导入？
以下内容来自台湾地区科技媒体《科技新报》整理解读：
下图可以看到，其实CoWoS、CoPos、CoWoP堆叠方式有些不同，例如CoPoS主要是将中间层改成面板RDL; CoWop 则是通过开发技术含量较高的 PCB 主板，来取代 IC 载板。
接着，我们来仔细介绍这三项技术的主要差异，但在此之前，要先了解这些延伸技术的根源──台积电的先进封装CoWoS。
台积电先进封装技术CoWoS，还细分为CoWoS-S、CoWoS-R、CoWoS-L
CoWoS 是台积电的 2.5D、3D 封装技术，可分成「CoW」和「WoS」来看。
CoW（Chip-on-Wafer）是芯片堆栈，WoS（Wafer-on-Substrate）则是将芯片堆叠在基板上，所以 CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆叠起来，再封装于基板上，最终形成 2.5D、3D 的型态，可减少芯片的空间，同时减少功耗和成本。
CoWoS 是先将逻辑芯片与 HBM（高带宽内存）安装在硅中间层（Interposer）上，透过中间层内部微小金属线来整合左右不同芯片的电子讯号，同时经由硅穿孔（TSV）来连接下方基板，将讯号导向下方，最终透过金属球（bumps）与外部电路衔接。
其中，CoWoS 技术又分成 CoWoS-R、CoWoS-L 和 CoWoS-S 三种技术，因中间层材质不同，成本也不同，客户可依据自身条件选择要哪样技术。
目前成本最高的是CoWoS-S，因为其中介层采用「硅」（Sillicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。 然而，CoWoS-S因使用高纯度硅材与TSV制程，加工难度大，且中间层面积受曝光机台限制，封装尺寸上限大约为2,500平方毫米。
